Michelle Foltran Miranda CÓdigos corretores de erro e turbo code curitiba


Próximo ao limite de Shannon: Turbo-Codes



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Próximo ao limite de Shannon: Turbo-Codes

O artigo de Berrou, Glavieux e Thitimajshima da conferência de 1993 trata de uma nova classe de códigos convolucionais chamada Turbo-codes, cuja performance em termos da taxa de erro de bit (TEB) está próxima ao limite de Shannon. O codificador Turbo-Code é construído utilizando uma concatenação em paralelo de dois códigos convolucionais sistemáticos e recursivos. Para o decodificador associado ao codificador é utilizada uma regra de decodificação com realimentação e ele é implementado como decodificadores elementares associados aos codificadores.



    1. Introdução

Considerando um código convolucional binário com taxa R=1/2 com constraint lenght K e memória M=K-1. A entrada para o codificador no tempo k é um bit dk e a correspondente palavra-código Ck é a dupla binária (Xk, Yk) com


(69a)

(69b)
Onde G1:{g1i}, G2:{g2i} são as geradoras do codificador, geralmente expressas em forma octal.

A TEB de um código convolucional não-sistemático (NSC) é menor que a de um código sistemático clássico com a mesma ordem de memória M para grandes valores da relação sinal-ruído (SNR). Para um baixo SNR, ocorre o contrário. A nova classe de códigos convolucionais sistemáticos e recursivos (RSC), proposta no artigo em questão, pode ser melhor que o melhor código NSC em qualquer SNR para altas taxas de códigos.

Um código RSC binário com taxa R=1/2 é obtido a partir de um código NSC através de um loop de realimentação e fazendo com que uma das duas saídas Xk ou Yk seja igual ao bit de entrada dk. Para um código RSC, a entrada do registrador de deslocamento (memória) não é maior que o bit dk, mas é uma nova variável binária ak. Se Xk = dk (ou respectivamente Yk = dk), a saída Yk (ou respectivamente Xk) é igual à equação (69b) (ou respectivamente (69a)) apenas substituindo ak em dk e a variável ak é recursivamente calculada como
(70)
Onde i é respectivamente igual a g1i se Xk = dk e igual a g2i se Yk = dk. A equação (70) pode ser reescrita como
(71)
Um codificador RSC com memória M = 4 obtido a partir de um codificador NSC (figura 4) definido pelas geradoras G1=37, G2=21 é mostrado na figura 5.

Figura 4: Código não-sistemático clássico


Figura 5: Código Sistemático Recursivo


Geralmente, assume-se que o bit de entrada dk toma os valores 0 e 1 com a mesma probabilidade. A partir da equação (70), pode-se mostrar que a variável ak exibe a mesma propriedade estatística de dk:
(72)
Onde é igual a
(73)
A estrutura em treliça é idêntica para os códigos RSC e NSC e eles possuem a mesma distância livre df. Contudo, as duas seqüências de saída {Xk} e {Yk} não correspondem à mesma seqüência de entrada {dk} para códigos RSC e NSC. Essa é a principal diferença entre os dois códigos.

    1. Concatenação Paralela de Códigos RSC

Com os códigos RSC, um novo esquema pode ser utilizado. Na figura 6 é mostrado um exemplo de dois códigos RSC idênticos com concatenação paralela. Ambas as entradas dos codificadores elementares (C1 e C2) utilizam o mesmo bit dk, mas seguindo uma seqüência diferente devido à presença de um interleaver. Para uma seqüência de bits de entrada {dk}, as saídas Xk e Yk do codificador no tempo k são respectivamente iguais a dk (codificador sistemático) e à saída Y1k do codificador C1 ou à saída Y2k do codificador C2. Se as saídas codificadas (Y1k, Y2k) dos codificadores C1 e C2 são usadas respectivamente n1 e n2 vezes e assim por diante, o codificador C1 de taxa R1 e o codificador C2 de taxa R2 são iguais a


(74)


Figura 6: Códigos RSC com concatenação paralela
O decodificador DEC mostrado na figura 7 é constituído de dois decodificadores elementares (DEC1 e DEC2) em um esquema de concatenação em série. O primeiro decodificador elementar DEC1 está associado com o codificador C1 de taxa menor R1 e realiza um decisão suave (ponderada). Os erros (error burst) na saída do decodificador DEC1 são dispersos pelo interleaver e o atraso L1 do codificador é inserido para levar em consideração o atraso do decodificador L1.

Para um canal gaussiano discreto sem memória e uma modulação binária, a entrada do decodificador DEC é constituída por uma dupla Rk de variáveis randômicas xk e yk, no tempo k.


(75a)

(75b)
Onde ik e qk são dois ruídos independentes com a mesma variância 2. A informação redundante yk é demultiplexada e enviada ao decodificador DEC1 quando Yk=Y1k e ao decodificador DEC2 quando Yk=Y2k. Quando a informação redundante de um certo codificador (C1 ou C2) não é emitida, a correspondente entrada do codificador é igual a zero. Isso é realizado pelo bloco Demux/Insertion.

Sabe-se que a decodificação suave (soft decoding) é melhor que a dura decodificação (hard decoding), portanto o primeiro decodificador DEC1 deve entregar ao segundo DEC2 uma decisão suave (ponderada). O logaritmo da razão de verossimilhança (Logarithm of Likelihood Ratio - LLR), 1(dk) associado com cada bit decodificado dk pelo primeiro decodificador DEC1 é uma fração relevante de informação para o segundo decodificador DEC2.


(76)
Onde Pr{dk = i /observação}, i=0, 1 é a probabilidade a posteriori (a posteriori probability - APP) do bit dk.

Figura 7: Princípio do decodificador de acordo com um esquema de concatenação serial



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